UCIe

半導体パッケージ内のチップレット間の接続を定義するUCIe（Universal Chiplet Interconnect Express）の概要について記載します。

チップレットは、従来のモノリシックチップ（半導体メーカ1社が1チップ上に集積した大規模チップ）をあえて機能毎に分離した小さなチップを意味します。チップレットはインターポーザ（チップレット接続する基板）上に実装して大規模チップを構成します（IntelのCPUとnVIDIAのGPUが1チップになるイメージ）。このチップレット間の通信がUCIeになります。

UCIeの検討メンバーは、Alibaba、AMD、Arm、ASE、Google Cloud、Intel、Meta、Microsoft、nVIDIA、Qualcomm、Samsung、TSMC。

背景

半導体は、チップ上に集積する素子や配線の微細化で進化してきました。微細化できれば、より大規模な回路／機能が実装でき、消費電力も低減できます。近年、微細化は進んでいますが、歩留り低下（半導体製造中の不具合）が頻発し、半導体ビジネスへの影響が懸念されています（モノリシックチップの一部分で不具合が発生したら、そのモノリシックチップは売り物にならない）。
機能毎に分離することで各チップレットの歩留りが上がり、各チップレットを組み合わせて1チップにした方が結果的に歩留り向上を見込めるため、UCIeの検討が始まりました。

UCIeの構成

＜プロトコル層＞
PCIe 6.0やCXL 3.0をサポート。CXL（Compute eXpress Link）はPCIe（Peripheral Component Interconnect Express）よりもCPUやGPUの互いのメモリを直接参照／更新できる（キャッシュへのアクセスも可能）。
＜Die-to-Die アダプタ層＞
プロトコル層のアービトレーションをサポート（CRCやリトライにも対応）。
＜物理層＞
電気的インタフェースをサポート。スタンダードとアドバンストの2種類。
・スタンダードはデータレート16Gbps、バス16本、DDRで双方のため、1Tbps（16Gbps×16×2×2）。
・アドバンストはデータレート16Gbps、バス64本、DDRで双方のため、4Tbps（64Gbps×16×2×2）。

図1．UCIeの接続イメージ

参考）PCIe

PCIeの接続は以下の通り。

図2．PCIeの接続イメージ