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パスコンの配置まとめ

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2022年9月10日にツイッターで投稿した「パスコンの配置」の解説を本記事に添付します。
コメントいただいたように一長一短ありまして、それをまとめたのが添付のpdfになります。

基本に立ち返る意味で、SOPの8pinを題材にしています。伝えたいことは形骸化したルールではなくその意味です。
基本を知れば応用できる（多ピン、狭ピッチ、DACやドライバーICに適用できる）と考えています。

ビルドアップ基板やIVH基板では、資料の4番が最適解ではないと以前コメントしました。
これら基板ではなるべく貫通ビアを使わないことがポイントになります。
あとは自ら考えてみてください。

pdfは配布可です。これで結論とせずに、最適解を追及していただけたら幸いです。印刷は不可としていますので注意ください。

最後に、たくさんの投票とコメントをありがとうございました。
実際の電圧波形を載せていただいたり、2000年より前のデータシートを見せていただいたりと勉強になりました。今後ともよろしくお願いします！


2022.9.20補足

パスコンの周波数特性の観点で補足します。
電源経路だけではなくGND経路（パスコン-ICのGND端子間）も低インピーダンスにします。これは単純に交流だからです。

低インピーダンスというのは低インダクタンスでも良いです。
現物を調べると0.1uFのコンデンサーのESLは0.3nHあたりです。
そこから共振周波数を計算すると30MHzあたり。
これに配線長1mm（0.5nHと等価）が加わると17.8MHzまで落ちます。
この配線長というのは前述のとおり、電源でもGNDでも同じです。
ゆえに、パスコンの共振周波数を落とさないという観点からは4番がもっとも経路長が短いとなります。

一方、実際にはGNDは単一ベタ面であり、特に多層基板では複数層あるため、電源よりもインダクタンスが小さくなります（パターン部を除く）。
したがって4番の配置で、電源端子になるべく寄せるのが良い（電源側のインダクタンスを下げる）、となります。

しかしビアの経路長は1.6mmあり、ビアの近似式に当てはめるとインダクタンスは穴径0.3mmで1.15nHになります。
配線のインダクタンスも含めるとパスコンの狙った性能の1/10にも成りかねないため、2番や3番の配置になります。
汎用ロジックICのスイッチング特性では必ずしも4番である必要が無く（1番が安全）、高速スイッチング回路であれば電源経路にビアを要しない2番または3番が良いということになります。

細々書くときりがないのでこの辺で……

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