DDR4をSI解析する前に

マイクロンさんのDDR4を参考にさせて貰います。

https://www.micron.com/products/dram/ddr4-sdram/part-catalog/mt40a1g8sa-062e

SI（Signal Integrity）解析において、分布定数回路の理解は重要です。
ただ、それを知らなくてもある程度、どのような信号波形になるか推測する方法があるのでそれを紹介します。

分布定数回路では電圧が分布しているものと考え、基板上の伝送線路をRLGCの等価回路と考えます。電磁界解析をおこなってRLGCを導出し、それをもとに設計では伝送線路のインピーダンスを整合します。
また、電圧が分布しているということは、デジタル信号のLOW→HIGH、HIGH→LOWの波形遷移時間が分かれば良いということになります。
ではデータシートからそれを読み取ることはできるでしょうか。

可能ではありますが、何百ページもある長文からそれを読み取るのは手間です。一方、シミュレーションモデルからざっくり知ることはできます。
ホームページからz11b.ibs（2022年10月時のバージョン）をダウンロードすると以下のように書かれています。

[model]  DQS_34_3200

このdV/dt_r（typ）を図示するとこのようになります。

DDR4の定格電圧は1.2Vです。
信号が1.2Vで振幅する場合、その遷移にかかる時間は
(1.2/0.40622)*60.85 = 179.75psとなります。

基板上の配線1mmの伝搬時間を6.67psとすると、26.95mmに相当します。つまり26.95mm以上の配線であれば、入力端での電圧の反射量が最大になる分布定数回路だと考えることができます。

dV/dt_f（typ）で同じ計算をおこないます。

図示すると上のようになり、1.2Vの振幅で考えると遷移時間は96.59psと計算できます。配線長に換算すると14.48mmに相当します。

立ち下がりの波形の遷移時間は立ち上がりの53.7％であり、かなり短いことが分かります。14.48mm以上の配線で反射量が最大になるため、定性的に立ち下がりの方が反射が起きやすい（アンダーシュートや容量性反射が起きやすい）と推測できます。

反射量を小さくするために、配線長を14.48mmよりも短く設計することは現実的ではありません。
つまり、この部品（DDR4）を使う場合には信号品質を守るための対策部品が必須で、そのためにODT（On Die Termination）があります。
このように遷移時間から反射が起きる配線長を求め、あらかじめ対策を講じることができます。

IBISモデルには他にWaveformという非線形で遷移特性を描くキーワードがあり、SI解析ではそちらを使用します。
今回は線形の遷移特性である[Ramp]を使用しました。