SystemVerilog、待望の本格的解説書（近刊紹介：篠塚一也 『SystemVerilogによる検証の基礎』）

LSI、ハードウェアのA/D回路、FPGAなど、回路を設計する際のハードウェア記述言語としては、Verilog HDLを使っておられる方が多いのではないかと思います。

このVerilog HDLの拡張言語である、SystemVerilogをご存知でしょうか。SystemVerilogは、2005年にVerilog HDLの後継として標準化された言語であり、ハードウェア設計、仕様記述、検証を統一的に記述できます。

SystemVerilogは、Verilog HDLをベースにして多くの改良が施されています。とくに、2state型データタイプ導入によるシミュレーション速度の向上、動作の検証やデバッグの可視化のためのアサーションの導入など、検証分野で役に立つ機能が多く追加されています。

近刊書『SystemVerilogによる検証の基礎』（篠塚一也 著）は、英文で1300ページを超えるSystemVerilog言語仕様書のなかから重要ポイントをピックアップし、ランダムスティミュラス生成、アサーション、ファンクショナルカバレッジ、UVMなど、デザイン検証のための機能を、幅広く、丁寧に解説しています。

「これからSystemVerilogを使ってみたい」「SystemVerilogを使っているけどもっと詳しく知りたい」エンジニアの方々には、きっと役立つと思います。ぜひ手にとってみてください。

※本書の発売は2020年1月末を予定しています。

【著者紹介】
篠塚一也（しのづか・かずや）
1970年、東京理科大学理学部数学科卒業。名古屋大学理学研究科数学修士課程、名古屋大学理学研究科数学研究生修了後、NBC（Nippon Business Consultant）に入社。COBOL、FORTRAN、問題向き言語のコンパイラー開発に従事。第二精工舎（現セイコーインスツル）では、国産初のVLSIレイアウトシステムの設計・開発を行い、最初のバージョンを成功裏に完成。1983年、GEIAL（General Electric（U.S.A.）Industrial Automation Ltd.）に移籍し、米国GE Calma社の製品サポートに従事。この時期はPC 草創期にあり、使用可能なメモリー量が限定されていたため、仮想記憶方式を採用したEDA ツールのプロトタイプをPC 上で開発し、GEに採用された。1986年、米国に渡りGE Calmaに入社。1987年、プロトタイプを製品として完成し、EDS III として市場にリリース。以降、シリコンバレーの主要ベンダーでEDAツールの設計・開発業務に従事。2006年、日本に帰国し、自社アートグラフィックスのEDA製品開発を担当し、現在に至る。

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『SystemVerilogによる検証の基礎』
篠塚一也（著）

SystemVerilogによるハードウェア検証技術を詳説！

検証に必要なSystemVerilogの基本知識をカバーしつつ、ランダムスティミュラスの生成、ファンクショナルカバレッジ、アサーション、さらにはUVMを利用した検証作業について、膨大な言語仕様の中から重要ポイントをピックアップし、丁寧にひもときます。
コードの記述例も多数掲載。手を動かしながら読み進めることによって、複雑かつ見落としやすい仕様を、実践的に身につけられるよう工夫されています。

検証作業に携わるエンジニア必読の1冊。

【目次】
第1章　概要
第2章　SystemVerilogに関する予備知識
第3章　ランダムスティミュラスの生成
第4章　ファンクショナルカバレッジ
第5章　アサーション
第6章　UVM
第7章　補足