SAITEKI

H立のゲートアレイの設計で（たぶん）特色があるのは、SAITEKIという工程
ネットリストを読み込んで、セル配置をする前に行う

セル配置の負荷を減らすためかなんでか分からないが、一旦TTLイメージのブロックに置き換える作業、SAITEKIが入る
はっきり覚えていないが、一つのブロックはRS付きのFF1個分、NANDなら8個？ラッチなら4個とかになっていた

ANDとNAND、ORとNOR等をあまり混ぜちゃうと、使用率の低いブロックが増えて、ゲート数的には入っているのに、エラーになってしまう
こういう時は、ANDをNANDとインバータに変えるとかして、使用ブロック数を減らす

この仕様は3umプロセスの時だけで、次世代ではなくなっていたように思う

そもそもこのDA（EDAではなくDAと呼んでいた）は、半導体事業部のものではなくM/Fを作ってた事業部のものの流用だったらしい
TTLで設計してたのをゲートアレイ化して、高速化等を図ったのかなと思う

いちいちSAITEKIジョブを走らせるのも面倒くさかった
M/F用の端末でBASICが走る（ただしオフライン）ことに気づき、SAITEKIチェッカー的なのを作った
バッチジョブを流さなくても、インタラクティブにデバッグできる（使用素子個数は手入力なので、手間は増えている気がする）

これをやっているところをH立の上司の人に見られて、「何やってる」と聞かれて素直に答えたら、フーンという感じだった
ここで、言われた通りの手順だけでやればいいんだ、余計なことはするな、とか言われてたら、私の人生はかなり悪いほうに転んでいたと思う

私の一回りほど上の方で、一昨年亡くなったと聞いた
ありがとうございました
合掌