[LTspice]インパルスノイズ試験対策回路を考えてみる

こんにちは。
お仕事の都合などで電気回路の設計などをしているため、空いた時間にいろいろ回路について考えることが多いです。
最近はインパルスノイズ試験の対策回路をLTspiceを使って考えていたのでその結果を個人的なメモとして書いておきます。

対策回路とシミュレーション波形

回路の概要

・接地端子を持った電源出力回路です。
　電源モジュールからフィルタを経由して外部に電源を供給します。
　供給電圧は24V。定格電流は0.5A程度の想定です。
・シミュレーションではvoltageシンボルに起因する影響を小さくするため、10kΩと100pFのコンデンサを置いています。
・出力端子はD1のすぐ右にある想定です。そこに右側からインパルスノイズ試験機が対向して接続されている図です。
・C1の右からD1までの範囲が対策回路となります。

インパルスノイズ試験

・試験電圧は2kV。結合容量は各端子500pFとしています。
・出力インピーダンスと終端抵抗は50Ωです。
・立上り時間1ns。パルス幅500ns。立下り時間10nsです。

対策回路の性能

・C1両端の電圧変動を極力小さくすることを目指します。
・各部品パラメータはメーカー提供の特性に極力近い値とします。
・実装により大きく特性が変化するGHz帯の電圧変動は考慮していません。
・上記の試験条件において、シミュレーションを行い、電圧変動は+8mV, -15mVまで低減できることを確認しました。

対策回路の部品の説明、考え方

・D1 ROHM製 VS26VUA1LAM
　定格電圧を超える電圧が印可され部品が破壊されないように配置します。2kVの試験電圧の場合、600W品は余裕がないながらも本回路では使用できるようです。

・C7, C16 セラミックコンデンサ 2.2nF 0.32nH 0.2Ω
　高誘電率系のコンデンサです。適度に電流をDG1に流しつつダンピングできるESRを持っています。静電容量が大きいとESRが小さくなる傾向がありノイズ電流が収束しづらくなります。静電容量が小さいとC10,C11を流れるノイズによって電圧変動が発生しやすくなります。ESRと静電容量のバランスにより2.2nFのコンデンサ2個が適しているようです。

・C6 0.1uF 0.35nH 0.01Ω, R2 4.7Ω
　スナバ回路です。フェライトビーズを通過する電流を滑らかにし、定格電流を超えるノイズ電流がフェライトビーズを流れないようにする効果があります。10MHz～40MHz付近のノイズ電流をスナバ回路で抑制します。

・U5 フェライトビーズ BLM15EX221SN1
　220Ωのフェライトビーズです。100Ω@100MHz程度あれば十分効果がありますが、定格電流とインピーダンス、高周波域での特性を考慮して配置する必要があります。C2～C4のセラミックコンデンサの容量を多くしても発振のような波形が収束しないため、電圧変動を±0.5V以下にする場合はフェライトビーズを置くのが簡単です。

・C2～C4 4.7uF 0.3nH 0.006Ω
　インパルスノイズ試験のパルス部分の電流を受け止めるコンデンサです。電圧変動が10mV程度でよいなら、合計10uF程度あれば十分です。ノイズのパルス幅が50ns～1000nsであるため、300kHz～6MHzの広い範囲でインピーダンスを低くする必要があります。仮にインピーダンス50mΩとする場合、静電容量は11uF以上、ESLは1.3nH以下が目標となります。4.7uFのセラミックコンデンサを3個～4個並列にすればよさそうです。

ここまでの対策回路でインパルスノイズ試験(2kV)をクリアできる対策回路を例示しました。減衰量が小さくて済む場合は、コストや実装面積を考慮しつつ部品を減らすことも可能でしょう。