[LTspice]インパルスノイズ試験対策回路を考えてみる③
こんにちは。
お仕事の都合などで電気回路の設計などをしているため、空いた時間にいろいろ回路について考えることが多いです。
最近は電源回路に対する過電圧対策回路をLTspiceを使って考えていたのでその結果を個人的なメモとして書いておきます。
前回の記事でMOSFETでコンデンサを充電する方式の対策回路について書きました。
この対策回路ではメリットもあるものの、電気的特性としては改善の余地があるものでした。その１つが、アンダーシュートへの対策としてコンデンサ+ダイオードスナバを使っている箇所です。この方式は非常に実績があるものですが、アンダーシュートがダイオードの順方向電圧分発生することは避けられません。また、MOSFETでドライブするコンデンサより大きな静電容量が必要になる傾向があります。今回はこの点を改善していこうと思います。
回路の概要
・接地端子がない電源入力部を模擬しています。
供給電圧はDC24Vです。
・電源としてはかなり弱めなLPFを配置しています。産業向け機器であればこの程度のフィルタは置いてあるでしょう。
・L1の右からR6の左までの範囲が対策回路となります。
インパルスノイズ試験
・試験電圧がクランプされて30Vになっているものとします。voltageから0.1Ωを挟んで直結し、結合容量は事実上無制限です。
・出力インピーダンスはR1の0.1Ωです。
・負荷は0.1A程度になるような抵抗と、22nFを配置しています。
・立上り時間1ns。パルス幅1000ns。立下り時間10nsです。
対策回路の説明
今回は2種類の対策回路を考えました。
①アンダーシュート吸収用コンデンサをp-ch MOSFEtで駆動する電圧クランプ回路です。
②アンダーシュート吸収用コンデンサをPNPトランジスタで駆動する電圧クランプ回路です。
オーバーシュートをn-ch MOSFETとコンデンサで吸収するのは同じです。MOSFETは1.8V駆動タイプを使用し、若干早いタイミングで動作できるようにしました。
アンダーシュート側はスナバ回路のダイオードを①1.8V駆動タイプのp-ch MOSFET ②小電流駆動用のトランジスタに置き換えたものです。周辺のコンデンサ、抵抗を調整して特性改善できると思います。
vout電圧が下がり始めるとp-ch MOSFETのゲート端子、PNPトランジスタのベース端子電圧が下がりはじめ、マイナス側に電圧が移動したコンデンサの放電を始めます。スナバ回路の場合より早いタイミングで放電が可能なため、アンダーシュートは小さく、早く収束します。
この構成で単発的なパルスノイズに対して大きな効果を発揮します。
対策回路① (p-ch MOSFET)
あらかじめ充電しておいたコンデンサを小さな駆動電圧のMOSFETで駆動するため、高速かつ24Vに近い電圧で収束可能です。また、放電電流は大きくないためn-ch MOSFETより小型のMOSFETを使用できます。
放電用コンデンサの静電容量も小さくてよいです。
欠点としては、駆動電圧が小さく耐圧が高いMOSFETのラインナップが少ないことです。その結果としてオーバーシュートを小さくしつつ、アンダーシュートもほぼなし、という回路は難しそうです。
対策回路② (PNPトランジスタ)
あらかじめ充電しておいたコンデンサをバイポーラトランジスタで駆動するため、p-ch MOSFETより小さな電圧低下で放電を開始し24Vに近い電圧で収束可能です。パルス幅1usに対して3us程度で収束しておりこれまでの対策回路でもっとも高速です。
放電電流は大きくないためn-ch MOSFETより小型のトランジスタを使用できます。放電用コンデンサの静電容量も小さくてよいです。
欠点としては、最適な抵抗、コンデンサの調整が難しく、ノイズレベルによる効果の変動もあることです。インパルスノイズ試験に特化して調整可能ですが、実用上の効果を考えた設計方針は立てづらいかもしれません。
ここまでの対策回路でインパルスノイズ試験に特化した対策回路を例示しました。ノイズレベルが小さい場合は、コストや実装面積を考慮しつつ部品を減らすことも可能でしょう。