これだけの巨大チップは歩留まりが取れない
リアルな半導体業界経験者（ASIC とロジックファウンドリ）であれば、40mm四方のチップの歩留まりはある程度想像がつくでしょう。
私が開発したASICの最大チップは25mm四方でした。
そして、当時の最先端パッケージ開発も行っていたので昔も今も課題は変わりません。
ラピダスは2nmAI半導体フォーカスとうことであれ、前提は巨大チップです。
仮に、半導体経験のない初期立ち上げでの同社歩留まり仮（25mm～40mm四方チップ）をすると300mmウェハカートリッジ/1ロットで良品は1-2個でしょうか。
韓国サムスン電子はスマートフォンのアプリケーションプロセッサに適用する3nmGAAファウンドリプロセスの歩留まりも10%台です。
【米国エヌビディアの巨大チップ】
～引用～
サイズは現行Hopperの2倍、製造技術複雑に
エヌビディアが2024年11月〜2025年1月の量産開始を目指している「Blackwell B200」は、現行のAI（人工知能）向けGPU「Hopper H100」と比べてサイズが約2倍の40mm四方になる。集積するトランジスタ数は2080億個である。だが、既に現行のHopperでチップ製造のサイズ限界に達していた。そこで同社は、最大サイズのチップを2つ組み合わせて1つのチップにするという、これまで行われていなかった手法に挑戦している。
しかし、これにはチップを接合するための技術の複雑さといった問題を克服する必要がある。各チップは、ほぼ完璧に製造しなければならず、いずれかに欠陥があると致命的な結果を招く恐れがある。部品が多くなるほど、そのリスクも高まる。さらに、これらの部品から発生する熱は、パッケージ内の異なる材料を異なる速度で変形させ、ひずみを生じさせるリスクがある。
「極小の回路が絡む一連の難題でありながら、収益に多大な影響を及ぼす可能性がある」とWSJは指摘する。重大な欠陥があれば、1個4万ドル（585万円）のBlackwellが使えなくなり、歩留まりの低下につながる。