【徹底解説】半導体の基本原理から最新動向まで――PN接合・MOSFET・メモリ構造・3D積層・ワイドバンドギャップまで

2025年2月21日 13:59

なかなか理解するのが難しい半導体の基本的な仕組みについて調査しました

調査日：2025/02/17

半導体の基本的な仕組み

PN接合の原理とダイオード動作

半導体には不純物を添加して電子が多いn型と正孔が多いp型を作ります。n型とp型を直接つなげた境界をPN接合と呼びます。接合すると境界付近で電子と正孔が引き付け合い結合し、一帯のキャリア（電荷を運ぶ粒子）が不足した空乏層という領域ができます。空乏層は絶縁体のように振る舞い、普段は電流を通しません。このPN接合に電圧をかけると、極性によって電流の流れ方が変わります。順方向バイアス（p型側にプラス、n型側にマイナスを接続）の場合、空乏層が狭まり電子と正孔が再び移動できるようになるため電流が流れます。一方、逆方向バイアス（p型側にマイナス、n型側にプラス）では空乏層が厚くなり電流はほとんど流れません。これによりPN接合はダイオードとして、電流を一方向にだけ通す整流作用を示します。

MOSFETの構造とスイッチ動作原理

半導体の代表的な能動素子がMOSFET（金属-酸化膜-半導体電界効果トランジスタ）です。MOSFETはドレイン・ソース・ゲート・（ボディ）と呼ばれる端子を持ち、一般にはボディとソースが接続されて3端子で使われます。代表的なnチャネルMOSFETでは、p型シリコン基板中に配置された2つのn型領域がソースとドレインです。その間の基板部分（チャネル領域）は元々p型で、通常はソース～ドレイン間に電流は流れません。 MOSFETでゲートに電圧を加えると、ゲート下の基板表面のp型領域が反転してn型の薄い層（チャネル）が形成されます。この反転したチャネルによりソースとドレインのn型領域が繋がり、電流が流れるようになります。ゲート電圧を下げればチャネルは消滅し、再び電流は止まります。つまり、MOSFETはゲート電圧によってソース-ドレイン間の導通/遮断を制御できるスイッチ素子として機能します。 MOSFETをオンにするときのゲート電圧のしきい値を閾値電圧（スレッショルド電圧）と呼び、それ以上の電圧でゲートを駆動すると十分な電流を流すことができます。 MOSFETはこのように高速にオン・オフを切り替えられるため、デジタル回路で0/1のスイッチとして利用されます。実際、パソコンやスマートフォンのCPU内部には何十億ものMOSFETが集積しており、それぞれが論理回路のトランジスタとして動作して計算処理を実現しています。またMOSFET内部には寄生的にボディダイオード（ソース-ドレイン間の内蔵ダイオード）が存在し、これも回路設計上考慮が必要です。

メモリがデータを保存できる仕組み

半導体メモリでは、ビット（0または1）の情報を物理状態の差として保持します。代表的なメインメモリであるDRAM（動的RAM）では、各ビットは微小なコンデンサに蓄えられた電荷量で表現されます。コンデンサに電荷が溜まっていれば“1”、放電していれば“0”という具合に、電荷の有無でデータを表します。しかしコンデンサの電荷は時間とともに漏れてしまうため、DRAMでは定期的に内容を読み出して再書き込みするリフレッシュ動作が必要です（数十ミリ秒ごとに繰り返します）。一方、SRAM（静的RAM）はトランジスタで構成されたフリップフロップ回路を使ってビットを保持します。フリップフロップは2つのトランジスタ対で互いに出力をフィードバックすることで、電源がつながる限り安定した0か1の状態を保持できます。 SRAMはリフレッシュ不要で高速動作しますが、構成が複雑なため容量あたりのコストが高く、大容量メモリにはDRAMが主に用いられます。また、電源を切ってもデータが消えない不揮発性メモリも半導体で実現できます。その代表がフラッシュメモリ（NAND型やNOR型）です。フラッシュメモリの記憶セルはMOSFETの構造を応用し、フローティングゲートと呼ばれる絶縁された電極に電子を蓄えることでビット情報を保持します。フローティングゲートに電子が蓄積されているかでトランジスタのしきい値電圧が変化するため、読み出し時に電流の流れやすさを検出して“0”か“1”かを判別します。書き込み時は高い電圧をかけてフローティングゲートに電子を注入し、消去時は逆方向に電子を抜き取ります。このようにして、一度書き込まれた情報は電源が無くてもフローティングゲートに電子がとどまり続けるため、データを長期間保持できるのです。要するに、半導体メモリでは電荷の蓄積状態（DRAMやフラッシュ）やトランジスタ回路の安定状態（SRAM）といった物理的な二値状態を情報として扱います。これらの状態は外部から電気的に読み書きできるようになっており、この高速な状態制御こそが半導体がデータを保存・処理できる理由です。

半導体の進化の方向性

プロセス微細化とリソグラフィ技術の進展

半導体集積回路はトランジスタをますます小さくすることで性能向上と低コスト化を両立してきました（ムーアの法則）。微細化により同じ面積に集積できるトランジスタ数が増え、チップ当たりの演算能力が飛躍的に向上します。しかし近年、微細化は物理的限界に近づいています。トランジスタ寸法を縮小していくと、いずれ原子の大きさよりも小さくなってしまいますが、それは物理的に不可能です。実際、ゲート酸化膜の厚さは数原子レベルまで薄くなり、これ以上薄くすると量子トンネル効果で電流が漏れてしまうため、素材や構造を工夫しなければなりません。またトランジスタを動作させる電圧もあまり下げすぎるとオフ状態でも漏れ電流が無視できなくなり、スイッチが切れなくなる問題があります。

こうした限界に対処するため、半導体業界は新たなプロセス技術を導入してきました。リソグラフィ（露光）技術では、従来のArFエキシマレーザー（波長193nm）の液浸露光に代えて、波長13.5nmという極端紫外線を用いるEUVリソグラフィが実用化されました。 EUVは光の波長が非常に短いため細かい回路パターンを一度の露光で描け、7nm世代以降の微細加工を牽引しています。従来は193nm光では解像度限界を超えるため何度も重ねて露光する多重露光が必要でしたが、EUVにより工程数の削減と精度向上が可能となりました。ただしEUV露光装置は光源や光学系が非常に複雑で高価です。現在のEUV技術でも3nm世代が微細化の限界に近いとされ、更なる微細化には開口数を高めた次世代EUV（High-NA EUV）が必要と見られています。また、トランジスタ自体の構造にも革新が起きています。微細化による短チャネル化で生じるリーク増大を抑えるため、2010年前後から平面型MOSFETに代わってFinFETと呼ばれる立体構造が導入されました。 FinFETはゲートとチャネルの結合が強くオフ時の漏れを減らせるため、微細化を継続しつつ性能を確保できます。さらに3nm世代以降では、FinFETの次としてGAA（Gate All Around）構造が登場し、より一層リークを抑制可能なデバイスが開発されています。こうした新トランジスタ技術によって、シリコンデバイスのスケーリング（性能向上と微細化）は限界に挑戦し続けています。

新しいアーキテクチャ：チップレット設計と3D積層

微細化のコスト増大や物理限界に対応するため、半導体チップの設計手法にも変革が起きています。その一つがチップレット設計です。従来は大規模な回路を一枚のシリコン上にモノリシックに実装していましたが、チップレットでは機能ブロックごとに回路を分割し、複数の小チップ（チップレット）に製造してから一つのパッケージ上で結合します。例えばCPUでは演算コアやキャッシュ、IO回路などを別々のダイにして相互接続します。チップレットの利点として、以下のような点が挙げられます。

歩留まりの向上とコスト低減：大きなチップは微小な欠陥でも不良になりやすく歩留まりが低下しますが、小さなチップレットに分割すれば欠陥の影響が局所化し、製造コストの削減につながります。
異なるプロセス技術の統合：チップレットごとに最適なプロセスで製造できます。高速ロジック回路は最新の微細プロセス、アナログやIO回路は成熟プロセス、メモリはそれ専用のプロセス、といったように異種プロセスのダイを後で統合することで、性能とコストのバランスを最適化できます。
IPの再利用と他社チップ統合：標準化されたインターフェースでチップレット同士を接続すれば、他社が製造したチップレットや既存IPブロックを組み合わせてシステムを構築可能です。実際、UCIe (Universal Chiplet Interconnect Express)などの標準規格が策定されており、エコシステム化が進んでいます。

チップレット技術と並んで注目されるのが3次元（3D）実装技術です。これはシリコンダイを平面上だけでなく垂直方向にも積み重ねて接続するもので、限られた基板面積あたりの集積度を飛躍的に高められます。 3D実装の一形態として、ロジックICとメモリを近接・積層配置することで帯域やレイテンシを改善する手法があります。例えばHBM（High Bandwidth Memory）では、複数のDRAMチップをTSV（貫通ビア）という垂直配線でスタックし、非常に広いバス幅でロジックと接続します。このように3D積層することで従来に比べ桁違いに高いメモリ帯域と省電力化を両立できます。さらにプロセッサとSRAMキャッシュを重ねて接合する3D V-Cache技術や、複数ロジックダイを垂直に積むFoverosなども実用化が進んでいます。3D実装は配線長を短縮して信号遅延や消費電力を削減できるため、微細化以外の集積度向上手段として重要です。

新材料の活用（SiC・GaNなどのワイドバンドギャップ半導体）

材料面での革新も半導体の進化を支えています。その代表例がワイドバンドギャップ半導体と呼ばれる新素材、SiC（炭化ケイ素）やGaN（窒化ガリウム）です。シリコンのバンドギャップが約1.1eVに対し、SiCは約3.3eV、GaNは約3.4eVと大きく、高耐圧デバイスに向いています。例えばSiCデバイスはシリコンより薄い構造で同じ耐圧を実現でき、抵抗損失も小さく抑えられるため、高電圧を扱ってもエネルギーロスが少なく、高効率な電力変換が可能です。既にSiC-MOSFETやSiCショットキーバリアダイオードが実用化され、電気自動車や産業用電源などで省エネ・小型化に貢献しています。 GaNも高周波特性に優れることから、スマートフォンの急速充電器や5G通信などで利用が進んでいます。これらは「第3の半導体」「次世代パワー半導体」と呼ばれ、シリコンに次ぐパワーエレクトロニクスの主役になると期待されています。一方で、SiCやGaNの結晶育成・加工コストや結晶欠陥などの課題もあり、ウェハの大口径化や品質向上のための技術開発が進められています。近年はSiCウェハが4インチから6～8インチへ大型化し、価格も下がりつつあることから量産性が高まっています。GaNについてもシリコン基板上へのエピタキシャル成長技術が改良され、低コスト化が進んでいます。

半導体材料の製造プロセスの変化

微細加工プロセスの進化：EUVリソグラフィとナノインプリント

リソグラフィは微細化の要であり、近年はEUV露光が導入されました。EUVでは波長13.5nmの極端紫外線を使うため、10nm以下の微小パターンも比較的容易に転写できます。従来技術とは異なり、レンズではなく多層反射ミラーによる光学系を用い、装置全体を真空下で運用しなければならないなどハードルは高いものの、量産導入が進んでいます。今後は高NAのEUVでさらに解像度を上げ、2nmや1nm世代まで対応可能な技術が模索されています。一方、ナノインプリントと呼ばれる新しいリソグラフィ技術では、あらかじめパターンを刻んだ型を樹脂に押し当てて転写するため、光学系を必要とせず装置コストを抑えられるメリットがあります。スループットや金型の耐久性など課題はありますが、低コスト・省エネルギーという利点からフラッシュメモリなどでの実用化が期待されています。

原子レベルの材料制御技術：原子層堆積 (ALD) など

半導体製造では、材料を原子レベルで制御する技術も発展してきました。その代表がALD（Atomic Layer Deposition）です。 ALDは反応ガスを交互に表面に供給して自己限定的に吸着・反応を繰り返すことで、膜厚をサブナノメートル精度でコントロールできる成膜技術です。 MOSFETのゲート絶縁膜に高誘電率（High-k）材料を採用する際、数nm以下の極薄膜を均一に成膜するのにALDが大きく貢献しました。またDRAMキャパシタ絶縁膜、フラッシュメモリの多層ゲート膜、多層配線のバリアメタル膜など、多岐にわたるプロセスでALDが活用されています。さらにエッチングにおいても、ALE（Atomic Layer Etching）という技術が研究され、材料を一層ずつ削り取る原子制御が可能になりつつあります。こうした原子レベル加工は5nm以下のデバイス寸法制御に必須となるため、ますます重要性を増すでしょう。

新材料導入によるプロセス革新と課題

半導体製造プロセスでは、銅配線やHigh-k/Metal Gateの導入など、新材料の活用によりブレークスルーを得てきました。銅配線では乾式エッチングが難しいためダマシンプロセスとCMP（化学機械研磨）が開発され、配線抵抗や遅延を大幅に削減できました。歪みシリコン技術（チャネルにわずかに応力を加えてキャリア移動度を向上させる）も90nm世代頃から本格的に採用されました。新材料を導入する際は結晶欠陥や加工適性、装置コストなどの課題があり、専用のエピタキシー装置やエッチング技術、評価技術の開発が必要になります。特にSiCやGaNといったワイドバンドギャップ材料はシリコンと比べ物性が大きく異なるため、育成や加工を含めて新たな製造技術の確立が求められています。しかし一度量産性を確保できれば、その優れた物性によってデバイス性能の飛躍的向上が期待できるため、今後も開発投資が続くでしょう。

総じて、半導体は微細化・新アーキテクチャ・新材料の三本柱で進化を続けてきました。PN接合やMOSFETという基本原理は変わりませんが、それを実現する製造技術は驚異的なレベルまで高度化しています。今後もEUVリソグラフィのさらなる高精度化、新材料の発掘と実用化、3D積層やチップレット設計による集積度向上など、多面的なアプローチで「ポストムーア」時代を切り拓いていくでしょう。