Wafer張り合わせ技術

はじめに

　久しぶりに半導体技術に関するnoteを書きます。今回は巷で人気が高まりつつある!?Waferの張り合わせ技術に関して一般的な技術内容と新しい技術動向に関してまとめておきます。
　最近の傾向として、さらなる集積化のためWfを積み重ね3D構造にする検討が進んできます。その時に重要になってくるのがどのような技術が使われており、現在の課題は何で、どのような新技術でこの課題を克服しようとしているかを大雑把に知っておくのは非常に重要です。
　今回はこの大雑把に技術動向を把握するところに重点を置いて解説していこうと思います。細かい技術等は学会発表などを追いかけると良いかと思います。

自己紹介

 日本の大学でPhDを取得し、日本の会社に就職するも会社の方針転換で一年も経たずに外部に出向し、先行きが見えないため別の日本企業に転職。なぜか転勤族になり西の方に移住。英語を勉強して外資系に転職しVISAをサポートしていただきUSに移住。その後GCを取得しBay Areaの大手テック企業に転職して今にいたります。専門は半導体のプロセス設計です。
　半導体に関する記事等はこちらに集約しておりますので、ご参考までにリンクを貼っておきます。一部有料ですが作者のお茶代と思ってください。

半導体が好きになる｜USAEng｜note

Wafer張り合わせ技術とは

　そもそもとしてWafer張り合わせ技術とは何か？に関して簡単におさらいしておきます。よくあるのが、全く異なるTechnologyノードや用途が違うWaferを別々に作っておき、それらを最後に貼り付けて一つのチップとして機能するようにするという物です。
　アプリケーションとして非常にわかりやすいのがSONYのイメージセンサー技術だと思います。センサー部分とLogic部分を別々のWaferで作っっておき、それを貼り付けて一つのイメージセンサーチップとしています。

世界初 2層トランジスタ画素積層型CMOSイメージセンサー技術を開発 従来比約2倍の飽和信号量によるダイナミックレンジ拡大とノイズ低減を実現｜ニュースリリース｜ソニーセミコンダクタソリューションズグループ

　このようなコンセプトで色々な組み合わせが考えられます。例えばDRAMとLogicを貼り合わせて低消費でかつ高速な読み書きができるチップを開発するとかです。このようにパッケージレベルではなく、Waferレベルで機能をAdd-onできるというのは非常に魅力的です。

張り合わせ技術の全体像

　この部分はかなりKnow-How的なものがあるので詳細は控えさせていただきます。言えるとするならば接着剤的なもので貼り合わせることはしていません。こちらのサイトを参照されると概要は理解できるかと思います。

Dbi Wafer-to-Wafer Hybrid Bonding

　プラズマで表面を活性化させて、Waferを張り合わせています。その後Bevel処理等が入ります。簡単な図にまとめてみましたのでご参照ください。

Wafer貼り合わせ技術の全体像

　ここでところどころに赤字で書いたところが重要な技術開発点となります。次にそれらに関して詳しく見ていきましょう。