今日やったこと（2024/10/12）

概要

昨日までの状況
SIMでは動作するが実機（ラズパイ＋FPGA）では動作しない

Verilogのコードの解釈がiverilogとFPGAのEDAで異なるようで。
具体的にはバス間の接続。
ロジアナで下から上に〜階層でのデータを見ていって、接続の問題を発見して、30秒で修正しました。作業全体で2時間か。
GitHubにコミット。

（こんなこともあるんですね・・）

所感

ラズパイ＋FPGA完成です！
応用情報技術者試験の前日にほぼ完成とは。
あと1週間完成が早ければ試験勉強もそれなりにできたのにね。

今から一夜漬けで全力で勉強しようか。